SiLabs har til formål at 56Gbit / s kommer med dårlige clock chips

Si5391 er en "nogen frekvens" urgenerator med op til 12 udgange og sub-100fs RMS fase jitter.

En præcisionskalibreret version ('P-grade') opnår typisk 69fs RMS-fasejitter og kan skabe de primære frekvenser, der kræves i 56Gbit / s serdes designs. Firmaet beskriver det som et 'true sub-100 fs clock-tree-on-a-chip' møde 56G PAM-4 reference clock jitter krav med margin.

Si5395 / 4/2 er jitter dæmpere til internetinfrastruktur, der kan generere enhver kombination af outputfrekvenser fra en hvilken som helst indgangsfrekvens, mens du leverer 90fs RMS fase jitter. Endnu engang tilbyder P-grade enheder 69fs RMS typiske fase jitter.

Si56x 'Ultra Series' VCXO og XO-familien kan tilpasses til enhver frekvens op til 3GHz, der understøtter to gange driftsfrekvensområdet for tidligere Silicon Labs VCXO-produkter med halvdelen af ​​jitteren, ifølge firmaet.

De kommer i single, dual, quad og I2C-programmerbare indstillinger i 5 x 7 mm og 3,2 x 5 mm versioner. Brug af standardemballage betyder, at de vil falde ind i nogle stikkontakter, der er optaget af tidligere XO, VCXO'er og VCSO'er. Typisk fase jitter er så lav som 90fs.

Si54x Ultra Series XO-familien er beregnet til applikationer, der kræver stram stabilitet og garanteret langsigtet pålidelighed, såsom optisk transportnetværk (OTN), bredbåndsudstyr, datacentre og industrisystemer.

De er specialbyggede til 56 Gbit / s PAM-4 (fire niveau puls-amplitude modulering) for at øge bithastigheden per kanal, mens båndbredden konstant holdes. Typisk fasejitter er så lav som 80 fs.